Además de las compañías EDA, IP y SoC, el DAC de este año se distinguió por la cantidad de organismos de la industria que estaban promoviendo su marca de tecnología particular y estableciendo estándares que la industria debería seguir.

Accellera , el cuerpo que promueve el diseño del nivel del sistema, los estándares de modelado y verificación, se vinculó con varias de las compañías líderes de la industria, con anuncios en torno a los estándares de EDA e IP.

La misión de Accellera es proporcionar un lenguaje de plataforma para mejorar el diseño, la verificación y la productividad de productos electrónicos, dijo Lu Dai, director sénior de ingeniería de Qualcomm y Accellera al anunciar el Estándar portátil de prueba y estímulo (PSS) 1.0 que había sido aprobado. por la organización.

La especificación, disponible para descarga gratuita, permite al usuario especificar intenciones de verificación y comportamientos una vez y usarlos en múltiples implementaciones y plataformas.

El nuevo estándar está disponible inmediatamente para descargar gratis.

Una representación única de escenarios de estímulo y prueba para pruebas SoC y métricas de cobertura para verificación de hardware y software puede ser utilizada por muchos usuarios en diferentes niveles de integración y bajo diferentes configuraciones para generar simulación, emulación, creación de prototipos FPGA e implementaciones post-silicio.

Dai cree que el estándar tendrá un "impacto profundo" en la industria, ya que cambia el enfoque de la verificación del sistema y aumenta la productividad de los diseñadores al poder usar una especificación de prueba que es portátil en múltiples plataformas para el diseño y la verificación.

El estándar define un lenguaje específico de dominio y declaraciones de clase C ++ semánticamente equivalentes, y crea una representación única de escenarios de estímulo y prueba basados ​​en lenguajes de programación orientados a objetos, lenguajes de verificación de hardware y lenguajes de modelado de comportamiento. El resultado puede ser utilizado por todo el equipo de diseño, desde las disciplinas de verificación, prueba y diseño, y bajo diferentes configuraciones, y seleccionar las mejores herramientas de diferentes proveedores para los requisitos de verificación. El estándar utiliza construcciones nativas para flujo de datos, concurrencia y sincronización, requisitos de recursos y estados y transiciones.

En DAC, Cadencia anunció que su Perspec System Verifier la herramienta de diseño es compatible con el estándar Portable Test and Stimulus. Parte de Verificador conjunto de herramientas, automatiza los cierres de cobertura de SoC automotriz, móvil y de servidor, y también se afirma que mejora la productividad de prueba a nivel de sistema por un factor de 10.

Perspec System Verifier proporciona un enfoque abstracto basado en modelos para definir los casos de uso de SoC del modelo PSS y usa diagramas de actividad del lenguaje de modelado unificado (UML) para visualizar las pruebas generadas.

Las pruebas Perspec System Verifier están optimizadas para cada herramienta en Verification Suite, incluida Cadence Xcelium Parallel Logic Simulation, la plataforma de emulación Enterprise Palladium Z1 y la plataforma de prototipos Protium S1 basada en FPGA. La herramienta también se integra con la plataforma vManager Metric-Driven Signoff de la compañía para admitir la nueva cobertura de caso de uso en el PSS. Genera pruebas que pueden usar Verification IP (VIP), de modo que el contenido de verificación pueda reutilizarse a través de la metodología PSS, para acelerar la verificación de SoC.

Otra compañía que apoya el PSS es Mentor. La compañía lanzará próximamente la herramienta Questa inFact para soportar el estándar. (La compañía donó su tecnología Questa inFact a la organización en 2014 y es la base del estándar, afirma la compañía).

Cree que el PSS aumentará la adopción estímulo portátil para un uso general más amplio y ayudar a los ingenieros de IC a colaborar de manera eficiente en el diseño de productos para mercados nuevos y emergentes, como inteligencia artificial (AI), comunicación inalámbrica 5G y conducción autónoma.

Questa inFact utiliza técnicas de aprendizaje automático y minería de datos para aumentar la productividad hasta en un factor de 40, dice Mentor, y en múltiples fases de desarrollo de IC. Los diseñadores pueden completar el rendimiento y el análisis de potencia en el nivel IC, los ingenieros de verificación pueden alcanzar mayores niveles de cobertura en menos tiempo, mientras que los ingenieros de validación pueden integrar completamente el hardware y el software, y los ingenieros de prueba pueden analizar y optimizar sus entornos de prueba de regresión, explicó Mark Olen. gerente del grupo de mercadeo de productos, división Mentor IC Verification Solutions.

La compañía ha estado perfeccionando la herramienta para cumplir con PSS a medida que evolucionó y ha agregado el aprendizaje de la máquina de clasificación aplicada a su tecnología Questa inFact basada en gráficos para permitir la orientación de escenarios aún no verificados. Esto acelera los objetivos de cobertura de reuniones en el nivel de bloque de IP y aumenta la utilidad de las pruebas de metal desnudo en el nivel de IC. La herramienta aprende de cada escenario posterior durante la simulación o la emulación.

La aplicación de la tecnología de minería de datos extiende la aplicación del estímulo portátil más allá de la verificación. Permite a la herramienta recopilar y correlacionar la actividad de nivel de transacción para caracterizar los parámetros de rendimiento de diseño de IC, como la eficiencia de enrutamiento de fabric y ancho de banda, latencia de nivel de sistema, coherencia de caché, eficiencia de arbitraje, ejecución fuera de orden y rendimiento de código de operación. También puede analizar y optimizar entornos de prueba de regresión, para evitar la necesidad de ciclos de simulación y emulación.

La herramienta puede usarse para generar escenarios de prueba de UVM SystemVerilog para la cobertura funcional en el nivel de bloque IP con el simulador Questa, y luego reutilizar los escenarios de prueba para generar pruebas C / C ++ para la generación de tráfico en la verificación de nivel IC con el emulador Veloce de la compañía . También se puede usar para generar código de ensamblaje a nivel de sistema para la verificación de conjuntos de instrucciones y escenarios de C / C ++ para la exploración arquitectónica con el sistema de prototipos virtuales de Vista. Cuando se utiliza con el conjunto de herramientas de síntesis de alto nivel Catapult de Mentor, puede generar escenarios C / C ++ antes y pruebas RTL después, síntesis de comportamiento.