Las herramientas se basan en tecnologías ATopTech que fueron objeto de una demanda presentada por Synopsys. Después de eso, las herramientas fueron reconstruidas, el comando que había sido el mismo que el comando Synopsys fue cambiado, explicó Lily Cheng, gerente de ingeniería de aplicaciones, Avatar.

por Caroline Hayes en DAC

Aprisa tiene motores de colocación, síntesis de árboles de reloj, enrutamiento, optimización y análisis integrados para el diseño de IC. Admite entradas y salidas de datos estándar, incluidos Verilog, SDc, LEF / DEF, Liberty y GDSII. Las tecnologías patentadas fueron desarrolladas específicamente para enfrentar los desafíos de diseño a 28nm y menos con sus herramientas de lugar y ruta certificadas por fundiciones de semiconductores para diseños en nodos de proceso de 28nm, 20nm, 16nm, 14nm, 10nm y 7nm.

La herramienta de ubicación selecciona dinámica y automáticamente escenarios dominantes para la optimización para incluir de manera eficiente todos los escenarios de aprobación durante la implementación física para reducir la cantidad de iteraciones de diseño.

También es compatible con todas las reglas EM de nodos de procesos avanzados con verificación y reparación EM integrada durante el enrutamiento.
Los motores de análisis interno se correlacionan con las herramientas de cierre aprobadas por la fundición para un cierre de diseño predecible, explicó Cheng.

Otra característica es el análisis de tiempo de cierre de cierre. El temporizador integrado se correlaciona con las herramientas de temporización de cierre y admite varios métodos de variación en chip, incluidos AOCV, SBOCV, SOCV y LVF. También es compatible con el análisis y la optimización basados ​​en gráficos y rutas, y en la integridad avanzada de la señal y el análisis de ruido. Todas las funciones de temporización se habilitan durante la optimización, que se afirma que aumenta la velocidad de convergencia.

El enrutamiento DPT Color-Aware es la tecnología de enrutamiento patentada de la compañía que utiliza métodos de construcción correcta para evitar infracciones tecnológicas de doble patrón durante la firma del DRC.

Tanto UPF como CPF son compatibles con la optimización de bajo consumo, con fugas y optimización dinámica impulsada por la potencia.

Apogee comparte el motor de análisis y la base de datos de Aprisa para la correlación entre Bock y el nivel superior de tiempo. Proporciona un entorno de diseño integrado y sin problemas para diseños de chips complejos con bajo consumo de energía y tamaño de matriz. El sistema multiproceso y distribuido está diseñado para un alto rendimiento computacional.